Portes logiques

Cours complet · traitement du signal et logique (MPI), chapitre 3 · CPGE MPI (2e année)

Le chapitre précédent a montré comment un signal analogique, une fois numérisé, se réduit à une suite d'entiers manipulés par le calculateur. Reste à comprendre comment une machine matérialise physiquement ces nombres et les opérations qu'on leur applique. La réponse tient en un principe d'une sobriété radicale : tout se ramène à deux états — présence ou absence de tension — et à quelques opérations élémentaires sur ces états. C'est l'objet de l'électronique logique, socle commun de tout ordinateur.

Ce chapitre, à la saveur informatique propre à la filière MPI, décrit d'abord la manière dont on encode un bit par une tension, puis l'interrupteur commandé — le transistor MOS en commutation — brique physique à partir de laquelle on construit les portes logiques. On établira ensuite l'algèbre qui gouverne ces portes, l'algèbre de Boole, avec ses lois de De Morgan et la remarquable universalité des portes NAND et NOR. On saura enfin passer d'une table de vérité — la description exhaustive d'une fonction — à un circuit combinatoire qui la réalise, et l'on illustrera cette démarche par deux composants emblématiques : le demi-additionneur et le multiplexeur.

Conformément au programme, l'étude reste au niveau du modèle idéal (interrupteur parfait, porte sans délai) : il ne s'agit pas de concevoir un transistor, mais de comprendre l'articulation entre le monde physique des tensions et le monde abstrait de la logique booléenne.

3.1 Signaux logiques

3.1.1 Codage d'un bit par une tension

Un signal logique ne prend que deux valeurs, notées $0$ et $1$ . Physiquement, ces deux symboles correspondent à deux plages de tension séparées par une zone interdite, ce qui confère à l'information numérique son immunité au bruit : une petite perturbation ne fait pas basculer l'état lu.

Définition 3.1Niveaux logiques et logique positive

Un signal logique est une tension $v (t)$ contrainte à deux domaines :

le niveau bas (proche de $0 V$ ) et le niveau haut (proche de la tension d'alimentation $V_{D D}$ , typiquement $3.3 V$ ou $5 V$ ) ;
en logique positive, on associe le niveau haut au symbole $1$ et le niveau bas au symbole $0$ ; en logique négative, la convention est inversée.

Une plage intermédiaire (zone interdite) sépare les deux domaines : une tension qui s'y trouve correspond à un état indéterminé, transitoire.

3.1.2 Notion de front

L'information ne réside pas seulement dans le niveau instantané, mais aussi dans ses transitions.

Définition 3.2Front montant, front descendant

Un front est une transition entre les deux niveaux logiques :

le front montant est le passage $0 \to 1$ ;
le front descendant est le passage $1 \to 0$ .

Idéalisés comme instantanés, les fronts servent de signaux de déclenchement : la logique séquentielle (chapitre suivant) réagit à un front d'horloge plutôt qu'à un niveau.

iRemarque

Dans un circuit réel, un front n'est jamais vertical : la charge des capacités parasites impose un temps de montée fini. Tant qu'il est petit devant la durée d'un état, on l'idéalise en un saut instantané.

3.2 L'interrupteur commandé

3.2.1 Le transistor MOS en commutation

Toutes les portes logiques se construisent à partir d'un unique composant élémentaire : un interrupteur commandé par une tension. Le transistor MOS (métal-oxyde-semiconducteur) joue ce rôle. On n'en retient ici qu'un modèle idéalisé, sans entrer dans la physique du semi-conducteur.

Définition 3.3Interrupteur commandé idéal (transistor MOS)

Un transistor MOS possède trois bornes : la grille G (commande), la source S et le drain D (circuit commandé). Dans le modèle idéal en commutation, il se comporte comme un interrupteur entre D et S, piloté par la tension de grille $v_{G}$ :

pour un MOS de type N : $v_{G} = 1 \Rightarrow$ interrupteur fermé (D relié à S, résistance nulle) ; $v_{G} = 0 \Rightarrow$ interrupteur ouvert (résistance infinie) ;
pour un MOS de type P : le comportement est inversé ( $v_{G} = 0 \Rightarrow$ fermé, $v_{G} = 1 \Rightarrow$ ouvert).

La grille ne consomme aucun courant permanent : la commande se fait « en tension ».

3.2.2 Association d'interrupteurs et logique câblée

En associant des interrupteurs commandés entre l'alimentation $V_{D D}$ et la masse, on impose au nœud de sortie un niveau haut ou bas selon les commandes : c'est le principe de toute porte. Le raisonnement typique consiste à établir la table de vérité d'une association série/parallèle.

Méthode : Table de vérité d'une association d'interrupteurs

Pour déterminer la fonction réalisée par un montage d'interrupteurs commandés :

repérer les entrées (tensions de grille) et énumérer toutes leurs combinaisons ( $2^{n}$ lignes pour $n$ entrées) ;
pour chaque combinaison, remplacer chaque interrupteur par un fil (fermé) ou une coupure (ouvert) ;
déterminer si la sortie est reliée à $V_{D D}$ (sortie $= 1$ ) ou à la masse (sortie $= 0$ ) ;
lire la colonne de sortie : elle identifie la porte réalisée.

Deux interrupteurs en série conduisent seulement si les deux sont fermés (logique ET) ; deux interrupteurs en parallèle conduisent dès que l'un est fermé (logique OU).

Capacité numérique : associations d'interrupteurs

Déterminer la table de vérité d'une association d'interrupteurs commandés par une tension, et identifier par sa table de vérité la porte logique réalisée.

3.3 Les portes logiques

Une porte logique réalise une fonction booléenne : à un ou plusieurs bits d'entrée elle associe un bit de sortie. On décrit chaque porte par trois éléments indissociables : son symbole normalisé, sa table de vérité et son expression booléenne.

3.3.1 La porte NOT (inverseur)

Définition 3.4NOT

La porte NOT, ou inverseur, à une entrée $a$ , délivre le complément : $s = a$ . Elle vaut $1$ si et seulement si l'entrée vaut $0$ .

$a$	$s = a$
0	1
1	0

3.3.2 Les portes AND et OR

Définition 3.5AND et OR

La porte AND (ET) délivre $s = a \cdot b$ (aussi noté $a \land b$ ) : elle vaut $1$ ssi toutes les entrées valent $1$ .
La porte OR (OU) délivre $s = a + b$ (aussi noté $a \lor b$ ) : elle vaut $1$ ssi au moins une entrée vaut $1$ .

Les deux se généralisent à $n$ entrées.

$a$	$b$	$a \cdot b$	$a + b$
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	1

3.3.3 Les portes NAND et NOR

Ce sont les compléments des précédentes : on ajoute une bulle d'inversion en sortie.

Définition 3.6NAND et NOR

NAND (NON-ET) : $s = a \cdot b$ . Vaut $0$ ssi toutes les entrées valent $1$ .
NOR (NON-OU) : $s = a + b$ . Vaut $1$ ssi toutes les entrées valent $0$ .

$a$	$b$	$a \cdot b$	$a + b$
0	0	1	1
0	1	1	0
1	0	1	0
1	1	0	0

3.3.4 Les portes XOR et XNOR

Définition 3.7XOR (OU exclusif) et XNOR

XOR : $s = a \oplus b = a b + a b$ . Vaut $1$ ssi les entrées sont différentes. C'est un détecteur de différence.
XNOR : $s = a \oplus b$ . Vaut $1$ ssi les entrées sont égales (comparateur d'égalité).

$a$	$b$	$a \oplus b$	$a \oplus b$
0	0	0	1
0	1	1	0
1	0	1	0
1	1	0	1

iRemarque

Le OU exclusif se distingue du OU (inclusif) sur la seule ligne $a = b = 1$ : le OU vaut alors $1$ , le XOR vaut $0$ . Le langage courant confond souvent les deux (« fromage ou dessert »).

3.4 Algèbre de Boole

Les fonctions logiques obéissent à une algèbre à deux éléments ${0, 1}$ , introduite par George Boole. Sa maîtrise permet de simplifier les expressions et donc de réduire le nombre de portes d'un circuit.

Proposition 3.8Lois fondamentales de l'algèbre de Boole

Pour toutes variables logiques $a, b, c$ :

Élément neutre	$a + 0 = a$ $a \cdot 1 = a$
Élément absorbant	$a + 1 = 1$ $a \cdot 0 = 0$
Idempotence	$a + a = a$ $a \cdot a = a$
Complément	$a + a = 1$ $a \cdot a = 0$
Involution	$a = a$
Commutativité	$a + b = b + a$ $a \cdot b = b \cdot a$
Distributivité	$a (b + c) = ab + a c$ $a + b c = (a + b) (a + c)$
Absorption	$a + ab = a$ $a (a + b) = a$

3.4.1 Les lois de De Morgan

◆Théorème 3.9Lois de De Morgan

Le complément d'un produit est la somme des compléments, et réciproquement :

$a \cdot b = a + b, a + b = a \cdot b .$

Ces relations se généralisent à $n$ variables : $a_{1} a_{2} \dots a_{n} = a_{1} + a_{2} + \dots + a_{n}$ , et de même pour la somme.

Démonstration (Vérification par table de vérité)

On dresse la table des deux membres de la première loi :

$a$	$b$	$a \cdot b$	$a + b$
0	0	1	1
0	1	1	1
1	0	1	1
1	1	0	0

Les deux colonnes coïncident ligne à ligne : l'égalité est établie. La seconde loi s'obtient en échangeant les rôles de $+$ et $\cdot$ (principe de dualité).

ImportantInterprétation pratique

De Morgan permet de « faire entrer ou sortir » une inversion à travers une porte, en échangeant AND et OR. C'est l'outil qui rend possible la conversion de n'importe quel circuit en portes NAND seules (ou NOR seules).

3.4.2 Universalité de NAND et de NOR

◆Théorème 3.10Universalité de NAND (et de NOR)

La porte NAND est universelle : toute fonction logique peut être réalisée en n'utilisant que des portes NAND. Il en va de même pour la porte NOR. Il suffit en effet de reconstruire les trois portes de base ${$ NOT, AND, OR $}$ :

$a = a \cdot a, a \cdot b = a \cdot b, a + b = a \cdot b (De Morgan) .$

Démonstration (NOT, AND et OR à partir de NAND)

Notons $NAND (x, y) = x \cdot y$ .

NOT : en reliant les deux entrées, $NAND (a, a) = a \cdot a = a$ .
AND : $a \cdot b = a \cdot b = NOT (NAND (a, b))$ , soit une NAND suivie d'une NAND-inverseur : deux portes.
OR : par De Morgan, $a + b = a \cdot b = NAND (a, b)$ . On inverse d'abord $a$ et $b$ (deux NAND-inverseurs), puis on applique une NAND : trois portes.

Toute expression booléenne, écrite comme somme de produits, se traduit donc en un réseau de NAND. Cette universalité explique pourquoi les technologies CMOS privilégient NAND et NOR, plus simples à réaliser en transistors que AND et OR.

3.5 Synthèse d'une fonction logique combinatoire

Un circuit combinatoire produit une sortie qui ne dépend que de l'état présent des entrées (sans mémoire). Sa spécification complète est sa table de vérité ; le problème de synthèse consiste à en déduire un circuit de portes.

Méthode : De la table de vérité au circuit

Pour réaliser une fonction $s$ donnée par sa table de vérité :

repérer les lignes où $s = 1$ ;
pour chaque telle ligne, écrire le minterme : produit (AND) des variables, chaque variable étant complémentée si elle vaut $0$ sur cette ligne ;
sommer (OR) les mintermes : on obtient la forme canonique en somme de produits (SdP), qui vaut $1$ exactement sur les lignes voulues ;
simplifier par l'algèbre de Boole (ou un tableau de Karnaugh) pour réduire le nombre de portes ;
traduire l'expression simplifiée en portes (éventuellement toutes en NAND par universalité).

Capacité numérique : synthèse combinatoire

Établir la forme canonique en somme de produits d'une fonction à partir de sa table de vérité, la simplifier par l'algèbre de Boole, et la réaliser par un réseau de portes logiques.

Exemple 3.11Fonction majorité à trois entrées

On veut la fonction $m (a, b, c)$ valant $1$ dès qu'au moins deux des trois entrées valent $1$ (vote majoritaire). Établir son expression et la simplifier.

Démonstration

La table de vérité : $m = 1$ pour $(a, b, c) \in {(0, 1, 1), (1, 0, 1), (1, 1, 0), (1, 1, 1)}$ . La forme canonique somme de produits est

$m = a b c + a b c + ab c + ab c .$

On regroupe astucieusement en réutilisant $ab c$ (idempotence : $ab c = ab c + ab c + ab c$ ) :

$m = (ab c + ab c) + (a b c + ab c) + (a b c + ab c) = ab (c + c) + a c (b + b) + b c (a + a) .$

Comme $x + x = 1$ , il vient la forme minimale

$m = ab + b c + c a .$

Trois portes AND et une porte OR à trois entrées suffisent, au lieu des quatre AND à trois entrées de la forme canonique.

3.6 Exemples de circuits combinatoires

3.6.1 Le demi-additionneur

Exemple 3.12Demi-additionneur 1 bit

Additionner deux bits $a$ et $b$ produit un bit de somme $s$ et un bit de retenue $r$ (carry). Établir les fonctions $s$ et $r$ , puis le circuit.

Démonstration

L'addition binaire d'un bit : $0 + 0 = 0$ , $0 + 1 = 1$ , $1 + 0 = 1$ , $1 + 1 = 10$ (somme $0$ , retenue $1$ ). D'où la table :

$a$	$b$	$s$ (somme)	$r$ (retenue)
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

On reconnaît immédiatement

$s = a \oplus b, r = a \cdot b .$

La somme est un OU exclusif, la retenue un ET. Le circuit est donc une porte XOR et une porte AND partageant les mêmes entrées :

iRemarque

Le demi-additionneur ne gère pas de retenue entrante. En chaînant deux demi-additionneurs et une porte OR, on obtient l'additionneur complet à trois entrées $(a, b, r_{ent})$ , brique de l'addition sur $n$ bits.

3.6.2 Le multiplexeur

Exemple 3.13Multiplexeur 2 vers 1

Un multiplexeur (MUX) aiguille l'une de deux entrées $e_{0}, e_{1}$ vers la sortie $s$ selon un bit de sélection $c$ : $s = e_{0}$ si $c = 0$ , $s = e_{1}$ si $c = 1$ . Établir son expression booléenne.

Démonstration

La sortie recopie $e_{0}$ quand $c = 0$ et $e_{1}$ quand $c = 1$ . On sélectionne chaque voie par un ET avec $c$ (ou son complément), puis on combine par un OU :

$s = c e_{0} + c e_{1} .$

Vérification : si $c = 0$ , $c = 1$ donc $s = e_{0}$ ; si $c = 1$ , $s = e_{1}$ . Le multiplexeur est le composant d'aiguillage universel : associé à des mémoires, il fonde le routage des données dans un processeur.

<i class="fa-solid fa-dumbbell mr-2" style="color:#2E7559"></i>3.7 Exercices résolus

Exemple 3.14Association série d'interrupteurs

Deux MOS-N sont placés en série entre le nœud de sortie et la masse, une résistance reliant la sortie à $V_{D D}$ (montage « pull-up »). Les grilles portent $a$ et $b$ . Établir la table de vérité et nommer la porte.

Démonstration

La sortie est tirée à la masse ( $s = 0$ ) uniquement si le chemin vers la masse est fermé, c'est-à-dire si les deux MOS conduisent, donc si $a = b = 1$ . Sinon la résistance impose $s = 1$ .

$a$	$b$	$s$
0	0	1
0	1	1
1	0	1
1	1	0

La sortie vaut $0$ ssi $a \cdot b = 1$ : c'est $s = a \cdot b$ , une porte NAND. La logique CMOS réalise ainsi naturellement des portes inverseuses (NAND, NOR).

Exemple 3.15Identifier une porte par sa table

Une porte à deux entrées a pour sortie : $1, 0, 0, 1$ pour $(a, b) = (00, 01, 10, 11)$ . De quelle porte s'agit-il ?

Démonstration

La sortie vaut $1$ quand $a = b$ (lignes $00$ et $11$ ) et $0$ sinon : c'est le comparateur d'égalité, la porte XNOR, $s = a \oplus b$ . On peut le vérifier algébriquement : $a b + ab = a \oplus b$ .

Exemple 3.16Simplification booléenne

Simplifier $f = a b + ab + a b$ .

Démonstration

On factorise les deux premiers termes : $a b + ab = a (b + b) = a$ . Il reste $f = a + a b$ . Par la relation d'absorption $x + x y = x + y$ (démontrable : $x + x y = (x + x) (x + y) = x + y$ ) :

$f = a + b .$

La fonction se réduit à un simple OU : de trois AND et deux OR, on passe à une seule porte OR.

Exemple 3.17Application de De Morgan

Écrire $ab + c$ sous forme d'une expression ne comportant d'inversions que sur des variables seules.

Démonstration

On applique De Morgan sur la somme, puis sur le produit :

$ab + c = ab \cdot c = ab \cdot c = (a + b) c .$

On développe si besoin : $(a + b) c = a c + b c$ . Les inversions ne portent plus que sur $a$ et $b$ .

Exemple 3.18XOR à partir de NAND

Montrer que le OU exclusif $a \oplus b$ se réalise avec quatre portes NAND.

Démonstration

Posons $g = NAND (a, b) = ab$ . On calcule ensuite

$NAND (a, g) = a ab = a (a + b) = a b, NAND (b, g) = b a .$

Enfin

$NAND (a b, b a) = a b + a b = a \oplus b,$

par De Morgan. Quatre NAND suffisent donc, ce qui illustre concrètement l'universalité.

Exemple 3.19Synthèse à partir d'une table

Réaliser la fonction $s (a, b, c)$ valant $1$ pour les combinaisons $(0, 0, 1)$ , $(0, 1, 1)$ , $(1, 1, 0)$ et $0$ ailleurs.

Démonstration

Forme canonique somme de produits (un minterme par ligne à $1$ ) :

$s = a b c + a b c + a b c .$

Les deux premiers mintermes partagent $a c$ : $a b c + a b c = a c (b + b) = a c$ . D'où

$s = a c + a b c .$

Deux AND (l'un à deux entrées, l'autre à trois) et un OR final, avec les inverseurs de $a$ et $c$ .

Exemple 3.20Additionneur complet : bit de somme

Pour l'additionneur complet à trois entrées $(a, b, r)$ où $r$ est la retenue entrante, montrer que le bit de somme vaut $s = a \oplus b \oplus r$ .

Démonstration

La somme binaire de trois bits vaut $1$ lorsque le nombre de $1$ parmi $(a, b, r)$ est impair (1 ou 3). Or $a \oplus b \oplus r$ vaut précisément $1$ ssi le nombre de $1$ est impair (le XOR est une somme modulo $2$ ). On vérifie sur les $8$ lignes : par exemple $(1, 1, 1) \mapsto 1 \oplus 1 \oplus 1 = 1$ (trois $1$ , impair, somme $= 1$ , retenue $= 1$ ), et $(1, 1, 0) \mapsto 0$ (deux $1$ , pair). D'où $s = a \oplus b \oplus r$ , tandis que la retenue sortante est $r_{out} = ab + r (a \oplus b)$ .

Exemple 3.21Multiplexeur et NAND

Le multiplexeur $s = c e_{0} + c e_{1}$ peut-il se construire uniquement en portes NAND ? Combien en faut-il ?

Démonstration

Oui, par universalité. On écrit $s = c e_{0} \cdot c e_{1}$ (double négation puis De Morgan sur le OU). Chaque produit $c e_{0}$ et $c e_{1}$ inversé est une NAND ; leur combinaison est une troisième NAND ; il faut de plus une NAND-inverseur pour produire $c$ . Soit quatre portes NAND (trois pour le cœur, une pour l'inverseur de sélection).

3.8 Exercices d'entraînement

Niveaux logiques. Une famille logique fixe le niveau haut à $V_{D D} = 3.3 V$ , la zone interdite entre $0.8 V$ et $2.0 V$ . Une entrée reçoit $1.5 V$ : comment est-elle interprétée ? Pourquoi la marge de bruit rend-elle la logique robuste ?

Front. Tracer un chronogramme comportant deux fronts montants et un front descendant. En quoi un signal d'horloge diffère-t-il d'un signal de donnée ?

Interrupteurs en parallèle. Deux MOS-N sont en parallèle entre la sortie et la masse (pull-up résistif vers $V_{D D}$ ). Établir la table de vérité et identifier la porte réalisée.

Association mixte. Un MOS de grille $a$ en série avec le groupe parallèle $(b, c)$ , l'ensemble entre sortie et masse (pull-up). Donner la sortie $s (a, b, c)$ et sa forme booléenne inversée.

Table de vérité de NOR à 3 entrées. Dresser la table de $s = a + b + c$ . Pour combien de combinaisons vaut-elle $1$ ?

Simplifications. Simplifier : (a) $a b + ab$ ; (b) $a + a b$ ; (c) $(a + b) (a + b)$ ; (d) $ab + a c + b c$ (théorème du consensus).

De Morgan. Écrire $(a + b) (c + d)$ en ne laissant les barres que sur des variables isolées.

Identifier la porte. Une porte à deux entrées donne la sortie $0, 1, 1, 0$ pour $(a, b) = (00, 01, 10, 11)$ . Quelle est-elle ? Donner deux expressions booléennes équivalentes.

Universalité de NOR. Réaliser NOT, AND et OR uniquement avec des portes NOR (donner les expressions et le nombre de portes de chaque).

Synthèse. Réaliser $f (a, b, c)$ valant $1$ pour $(1, 0, 0)$ , $(1, 0, 1)$ , $(0, 1, 1)$ , $(1, 1, 1)$ . Donner la forme canonique somme de produits, puis simplifier.

Comparateur 1 bit. Concevoir un circuit à deux entrées $a, b$ produisant trois sorties : $a > b$ , $a = b$ , $a < b$ . Donner les trois expressions booléennes.

Détecteur de parité. Proposer un circuit indiquant si le nombre de $1$ parmi quatre bits $a, b, c, d$ est pair. Quelle porte, chaînée, réalise cette fonction ?

Multiplexeur 4 vers 1. Généraliser le MUX 2 vers 1 : avec deux bits de sélection $c_{1} c_{0}$ aiguillant l'une de quatre entrées $e_{0} .. e_{3}$ , écrire l'expression de $s$ .

Additionneur complet. À partir de deux demi-additionneurs et d'une porte OR, dessiner le schéma de l'additionneur complet $(a, b, r_{ent}) \mapsto (s, r_{out})$ et justifier chaque connexion.

Coût en portes. Comparer le nombre de portes NAND nécessaires pour réaliser $s = ab + c d$ directement (AND/OR) puis entièrement en NAND. Conclure sur l'intérêt de la forme somme de produits pour le « tout-NAND ».

Un bit est codé par une tension : niveau bas $\equiv 0$ , niveau haut $\equiv 1$ (logique positive), séparés par une zone interdite qui assure l'immunité au bruit. Un front est une transition $0 \to 1$ (montant) ou $1 \to 0$ (descendant).
Le transistor MOS idéal est un interrupteur commandé en tension : fermé/ouvert selon la grille. En série $\Rightarrow$ logique ET ; en parallèle $\Rightarrow$ logique OU ; le pull-up résistif produit des portes inverseuses (NAND, NOR).
Sept portes de base : NOT $a$ , AND $a \cdot b$ , OR $a + b$ , NAND $a \cdot b$ , NOR $a + b$ , XOR $a \oplus b$ (différence), XNOR $a \oplus b$ (égalité) — chacune définie par son symbole, sa table de vérité et son expression.
De Morgan : $a \cdot b = a + b$ et $a + b = a \cdot b$ . Les portes NAND et NOR sont universelles : elles réalisent à elles seules toute fonction logique.
Synthèse combinatoire : table de vérité $\to$ somme des mintermes (forme canonique SdP) $\to$ simplification par l'algèbre de Boole $\to$ réseau de portes. Exemples clés : demi-additionneur ( $s = a \oplus b$ , $r = ab$ ) et multiplexeur ( $s = c e_{0} + c e_{1}$ ).

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